<div dir="ltr"><blockquote class="gmail_quote" style="margin:0px 0px 0px 0.8ex;border-left:1px solid rgb(204,204,204);padding-left:1ex">I'm less assuming it and more reading it from this SIGCOMM paper:<br><a href="https://people.csail.mit.edu/ghobadi/papers/trio_sigcomm_2022.pdf" rel="noreferrer" target="_blank">https://people.csail.mit.edu/ghobadi/papers/trio_sigcomm_2022.pdf</a></blockquote><div><br></div><div>Which doesn't cover the subject at hand. Owen is correct here.</div><div><br></div><div>The LU block has separate reduced latency RAM that holds the data it uses. (The FIB). Other memory in the chip is used for the other non-lookup functions. </div><div><br></div><div><br></div></div><br><div class="gmail_quote"><div dir="ltr" class="gmail_attr">On Fri, Sep 29, 2023 at 6:14 PM William Herrin <<a href="mailto:bill@herrin.us">bill@herrin.us</a>> wrote:<br></div><blockquote class="gmail_quote" style="margin:0px 0px 0px 0.8ex;border-left:1px solid rgb(204,204,204);padding-left:1ex">On Fri, Sep 29, 2023 at 3:11 PM Owen DeLong <<a href="mailto:owen@delong.com" target="_blank">owen@delong.com</a>> wrote:<br>
> You continue to assume that there is a fast SRAM cache. I’m not sure<br>
> that is true. I think that all of the FIB RAM on the line cards is fast SRAM<br>
> and no cache.<br>
<br>
Hi Owen,<br>
<br>
I'm less assuming it and more reading it from this SIGCOMM paper:<br>
<a href="https://people.csail.mit.edu/ghobadi/papers/trio_sigcomm_2022.pdf" rel="noreferrer" target="_blank">https://people.csail.mit.edu/ghobadi/papers/trio_sigcomm_2022.pdf</a><br>
<br>
Regards,<br>
Bill Herrin<br>
<br>
<br>
-- <br>
William Herrin<br>
<a href="mailto:bill@herrin.us" target="_blank">bill@herrin.us</a><br>
<a href="https://bill.herrin.us/" rel="noreferrer" target="_blank">https://bill.herrin.us/</a><br>
</blockquote></div>